生产首款1000TBSSD的竞赛已经开始，这已不是什么秘密。在2022年的技术日上，三星公布了雄心勃勃的计划，到2030年，其最先进的NAND芯片将“堆叠超过1,000层”，这意味着PB级SSD届时可能问世。去年，该公司曾表示可能能够更快地交付产品，但这似乎是科技行业的一厢情愿。
也就是说，它显然正在全力推进未来NAND芯片的开发。这家韩国电子巨头最近宣布将很快开始量产其最新的290层第九代垂直(V9)NAND芯片，人们普遍预计接下来将推出令人惊叹的430层第十代(V10)NAND芯片年。
因此，虽然我们不太了解该公司生产首款PBSSD的幕后情况，但网上已经出现了一些线索。
今年在檀香山举行的VLSI技术研讨会上，韩国科学技术院(KAIST)电气工程系博士生GiwukKim将主持一场技术会议。他的研究兴趣包括基于铪的FE-NAND存储器、FeRAM和内存计算应用，这将是本次会议的重点，题为“In-depthAnalysisoftheHafniaFerroelectricsasaKeyEnablerforLowVoltage&QLC3DVNANDBeyond1KLayerExperimentalDemonstrationandModeling。”
该工作的摘要（剧透警报）由三星电子共同撰写，内容如下：“我们通过实验证明了金属带中电荷捕获和铁电(FE)开关效应相互作用的显着性能改进。工程栅极中间层(BE-G.IL)-FE沟道中间层(Ch.IL)-Si(MIFIS)FeFET。具有BE-G.IL(BE-MIFIS)的MIFIS有助于最大化双重效应的“正反馈”(Posi.FB.)，从而实现低工作电压(VPGM/VERS：+17/-15V)、宽范围存储窗口（MW：10.5V）和9V偏置电压下的干扰可忽略不计。此外，我们提出的模型验证了BE-MIFISFeFET的性能增强归因于增强的Posi。FB。这项工作证明，hafniaFE可以成为扩展3DVNAND技术开发的关键推动者，而该技术目前正接近停滞状态。”
目前还不清楚三星将在演示中扮演什么角色（如果有的话），但该公司并不是唯一一家探索氧化铪铁电体潜力的公司。GiwukKim的演讲是题为“非易失性内存技术-HafniaBasedFerroelectrics-1”研讨会家长会议的一部分，该研讨会将由三星主要竞争对手SK海力士材料开发主管DeoksinKil主持。
01
3DNAND，1000层
据XtechNikkei报道，Kioxia首席技术官(CTO)HidefumiMiyajima表示，该公司计划到2031年批量生产超过1,000层的3DNAND内存。在东京城市大学举行的第71届应用物理学会春季会议上的演讲中，Miyajima讨论了在3DNAND器件中实现超过1000层的技术挑战和解决方案。
增加3DNAND器件中的有源层数量是当今提高闪存记录密度的最佳方法，因此所有3DNAND制造商都努力每1.5到2年就推出新的工艺节点来实现这一目标。每个新节点都会带来一些挑战，因为3DNAND制造商必须增加层数并横向和纵向缩小NAND单元。这个过程要求制造商在每个新节点都采用新材料，这是一项重大的研发挑战。
图1：NAND闪存公司正在竞相开发通过高堆叠增加容量的技术。
2013年前后，NANDFlash的容量提升方式从小型化转向分层化。目前，各家公司都在竞相量产200层以上的3DNAND（图1）。小型化的限制是由于器件操作的物理限制和光刻成本的增加，但对于堆叠而言，“如何降低工艺成本已成为与光刻一样大的问题。”
蚀刻工艺对制造成本的影响特别大。3DNAND的多层薄膜形成后，通过等离子蚀刻产生大量孔（存储孔），从顶层贯穿底层。该工艺是通过在孔中沉积氧化膜、氮化膜等来制造多层存储单元。
内存孔的直径约为100纳米，深度为数微米，因此能够快速、均匀地钻出大深宽比孔的蚀刻技术至关重要。每300mm晶圆上的存储孔数量达到数万亿个。
这种蚀刻工艺“大约需要一个小时。因为需要时间，所以需要增加设备数量，使其成为（对于3DNAND）成本最高的工艺”。随着堆叠层数的增加以及存储孔的深宽比的增加，蚀刻所需的时间呈指数增长，从而增加了制造成本。均匀加工难度的增加也往往是降低产量的一个因素。
因此，对于Kioxia的第8代产品，我们没有一次性构建218层，而是采用了分两步构建的方法。但又增加了新的困难，比如需要将下层和上层的内存孔完美对齐。
如今，Kioxia最好的3DNAND器件是第八代BiCS3DNAND存储器，具有218个有源层和3.2GT/s接口（于2023年3月首次推出）。这一代引入了一种新颖的CBA（CMOS直接键合到阵列）架构，该架构涉及使用最合适的工艺技术单独制造3DNAND单元阵列晶圆和I/OCMOS晶圆并将它们键合在一起。其结果是产品具有增强的位密度和改进的NANDI/O速度，这确保了内存可用于构建最好的SSD。
与此同时，Kioxia及其制造合作伙伴WesternDigital尚未披露CBA架构的具体细节，例如I/OCMOS晶圆是否包括额外的NAND外围电路（如页缓冲器（pagebuffers）、读出放大器和电荷泵）。通过分别生产存储单元和外围电路，制造商可以为每个组件利用最高效的工艺技术，随着行业向串堆叠等方法发展，制造商将获得更多优势，串堆叠肯定会用于1,000层3DNAND。
值得注意的是，三星还预计将实现量产级1000层3DNAND。根据2022年9月的报道，该公司目前正在设计第9代和第10代V-NAND并进行原型设计，与当今的技术相比，层密度适当增加。三星目前正在出货其第七代176层V-NAND，并计划在今年年底前发布基于其第八代230层设计的V-NAND芯片。后者采用512Gb芯片，密度将提高42%。
但三星正着眼于密度的更大幅度跃升，并预计到2030年实现1,000层V-NAND设计。三星还继续致力于QLC（四级单元）技术，希望在提高存储位的同时提高性能密度。
02
3D-NAND的层数有限制吗？
回顾2DNAND，它采用平面架构，浮动栅极(FG)和外围电路彼此相邻。2007年，随着2DNAND的尺寸达到极限，东芝提出了3DNAND结构。
三星于2013年率先向市场推出了所谓的“V-NAND”。
3D设计引入了多晶硅和二氧化硅的交替层，并将浮动栅极替换为电荷陷阱闪存(CTF)。这些区别既有技术上的，也有经济上的。FG将存储器存储在导电层中，而CTF将电荷“捕获”在介电层内。由于制造成本降低，CTF设计很快成为首选，但当然不是唯一的。
IBM研究员RomanPletka指出：“尽管所有制造商都转向电荷陷阱单元架构，但我预计传统浮栅单元在未来仍将发挥不可忽视的作用，特别是对于容量或保留敏感的用例。”
然而，Hynix表示，尽管采用了摩天大楼式堆叠的创新，但第一代3DNAND设计仍将外围电路保留在一侧。
最终，3DNAND供应商将外围电路移至CTF下。用SKHynix的术语来说，它现在是PeripheryUnderCell(PUC)层。一方面，“4DNAND”比CTF/PUCNAND更短、更酷。另一方面，这最终是3DNAND的另一种变体，单位单元面积更小。针对较小占地面积的类似设计有不同的商标名称，例如Micron的CMOSunderArray(CuA)。
美光科技在2022年7月下旬宣布推出232层NAND，并已投入生产，因此获得了吹嘘的资本。根据该公司的新闻稿，美光表示，其232层NAND是存储创新的分水岭，也是将3DNAND生产扩展到200层以上的能力的第一个证明。
美光还声称业界最快的NANDI/O速度为2.4Gbps，与上一代产品相比，每个芯片的写入带宽提高了100%，读取带宽提高了75%以上。此外，232层NAND包含六平面TLC生产NAND，美光表示这是所有TLC闪存中每个芯片最多的平面，并且每个平面都具有独立的读取能力。
业内分析人士认为，这可能是此次公告中最令人印象深刻的部分。由于有六个平面，该芯片的表现就像是六个不同的芯片一样。
03
制造：优势与挑战
在早几年的IEEEIEDM论坛上，三星的KinamKim发表了主题演讲，他预测到2030年将出现1,000层闪存。这可能听起来令人头晕，但这并不完全是科幻小说。Imec存储内存项目总监MaartenRosmeulen表示：“相对NAND闪存的历史趋势线而言，这一速度已经放缓。”“如果你看看其他公司，比如美光或西部数据，他们在公开声明中提出的内容，你会发现他们的速度甚至比这还要慢。不同制造商之间也存在一些差异——看起来他们正在延长路线图，让它放慢速度。我们相信这是因为维持这个空间的运转需要非常高的投资。”
尽管如此，竞争风险仍然足够高，这些投资是不可避免的。“前进的主要方式，主要的乘数，是在堆栈中添加更多层，”Rosmeulen说。“几乎没有空间进行XY收缩并缩小内存空洞。这很难做到。也许他们会在这里或那里挤压百分之几，将孔放得更近，孔之间的缝隙更少等等。但这并不是最大的收益所在。如果你能继续堆叠更多的层，密度只能以目前的速度显着提高。”
图2：NAND制造中的3D步骤
除了整个过程的核心不可避免的问题之外，进一步堆叠似乎是合理的。
“主要挑战在于蚀刻，因为你必须蚀刻具有非常高深宽比的非常深的孔，”Rosmeulen说。“如果你看看上一代的128层，这大约是一个6、7或8微米深的孔，直径仅为120纳米左右，具有极高的纵横比，或者可能更高一点，但并非如此很多。蚀刻技术取得了进步，可以一次性蚀刻更深的孔，但速度不会更快。您无法提高蚀刻速度。因此，如果工艺流程以沉积和蚀刻为主，并且这些工艺步骤没有提高成本效率，那么添加更多层就不再能够有效地降低成本。”
蚀刻也只是多个步骤之一。“除了蚀刻之外，您还需要用非常薄的介电层上下均匀地填充这个孔，”Synopsys的Lin说。“通常，由于晶圆的化学性质，沉积几纳米的层并不容易。在这里，他们必须一路向下才能填满。有亚原子层沉积方法，但仍然具有挑战性。另一个巨大的挑战是压力。如果您构建了如此多的层并经历一些蚀刻/沉积/清洁/热循环，则可能会导致局部和全局应力。在局部，因为钻孔后，您需要在整个堆栈上切出一条非常深的沟槽。它变成了一座非常高的摩天大楼，而且摇摇欲坠。如果你开始进行一些清洗或其他过程，很多事情都可能发生，导致两座摩天大楼相互倒塌。那么你就失去了收益。通过将如此多的材料相互叠加并切割不同的图案，这可能会产生全局应力并导致晶圆翘曲，这将使其无法在晶圆厂中进行处理，因为晶圆必须是平坦的。
请记住，蚀刻是穿过不同材料层的。
ObjectiveAnalysis的Handy表示，三星的解决方案是创建极薄的层。“这对整个行业很有用，因为每个人都使用几乎相同的工具来创建这些东西。”
04
结论
2016年，专家指出，由于技术问题，3DNAND可能会在300层或接近300层时失去动力。这似乎已被今天的谨慎乐观所取代。
“[SKHynix的238层之后]我预计未来几年层数将以大致相同的速度增加，”IBM的Pletka表示。“然而，从技术角度来看，由于高深宽比蚀刻工艺，增加层数面临挑战，而且资本支出也面临挑战，因为制造芯片的时间随着层数的增加而增加。这就是为什么我们将看到新的缩放方向，通过制作更薄的层、横向缩放（例如更密集地放置垂直孔）以及使用更有效的布局（例如共享位线和逻辑缩放）（例如，使用分栅架构或存储更多每单元位数）。借助这些技术，预计NAND闪存的存储密度至少在未来5到10年内将继续以类似的速度增长。”
其他人也同意。ObjectiveAnalysis首席分析师吉姆·汉迪(JimHandy)表示：“当人们说我们无法超越这么多层时，这实际上是没有物理限制的。”“在半导体领域，总是有人说我们做不到。我们无法进行20纳米以下的光刻。现在，他们正在研究1纳米。三星谈到了1,000层。20年后，我们可能会嘲笑我们曾经认为这已经很多了。”