台积电路线图显示其计划到2030年在单个芯片封装上安装万亿个晶体管

在最近举行的IEDM会议上，台积电预告了到2030年提供封装超过一万亿个晶体管的下一代芯片封装的工艺路线图。这与英特尔的长期愿景不谋而合。如此巨大的晶体管数量将通过先进的多芯片组3D封装实现。但台积电的目标还包括提高单片芯片的复杂性，最终在单个芯片上实现2000亿个晶体管的设计。

这就要求台积电稳步提升计划中的N2、N2P、N1.4和N1节点。虽然多芯片组架构目前越来越受到青睐，但台积电认为封装密度和原始晶体管密度必须同步提升。英伟达（NVIDIA）公司拥有800亿个晶体管的GH100GPU是当今规模最大的芯片之一，不包括Cerebras的晶圆级设计。

然而，台积电的路线图要求将这一数字翻一番以上，首先是超过1000亿晶体管的单片设计，然后是最终的2000亿。当然，随着芯片尺寸的增大，良品率也变得更具挑战性，这也是先进的小型芯片封装变得至关重要的原因。

AMD的MI300X和英特尔的PonteVecchio等多芯片模块产品已经集成了数十个芯片，其中PVC有47个芯片。台积电设想通过其CoWoS、InFO、三维堆叠和许多其他技术，将这种扩展扩大到容纳超过一万亿个晶体管的芯片封装。

虽然扩展速度最近有所放缓，但台积电仍有信心在封装和工艺方面取得突破，以满足未来的密度需求。晶圆代工厂的持续投资确保了在释放下一代半导体能力方面取得进展。但是，无论路线图多么激进，物理学最终会决定时间表。